삼성·TSMC·인텔은 High-NA EUV를 칩 구조와 경제성에 맞춰 서로 다르게 도입한다.

01핵심 개요

• 삼성전자는 2028년 첨단 D램 양산에 메모리 업계 최초 High-NA EUV 적용을 목표로 제시했고, 12인치급 대형 마스크 컨소시엄에도 참여했다.
• High-NA EUV는 NA를 기존 0.33에서 0.55로 높여 한 번의 노광으로 기존 EUV보다 1.7배 작은 패턴을 구현하도록 설계됐다.
• 현행 6인치 마스크에서는 High-NA 노광 면적이 858㎟에서 429㎟로 절반이 돼, 대형 칩은 스티칭 부담과 처리량 저하가 발생한다.
• TSMC는 A14를 2028년 양산하고 High-NA는 2030년 첨단 공정 양산에 도입하며, 대형 마스크 시스템은 2033년까지 준비한다.
• 인텔은 18A 기반 팬서 레이크 일부 레이어에 High-NA를 양산 적용했고, 2026년 9월 기준 처리 웨이퍼 100만 장 이상을 제시했다.

02핵심 주장 / 논점 구조

• 삼성의 2028년 High-NA D램 목표와 TSMC의 2030년 로직 도입 계획을 단순히 공정 기술의 선후로 비교하는 것은 적절하지 않다.
• 삼성은 작은 반복 구조의 D램에서 멀티 패터닝 축소 효과를 우선 노리는 반면, TSMC는 대형 고객 로직 칩의 면적·생산성을 함께 계산한다.
• High-NA의 핵심 제약은 현행 6인치 마스크에서 노광 필드가 절반으로 줄어드는 하프필드 문제이며, 대형 마스크는 이를 완화하려는 전환이다.
• 실제 경쟁력은 장비 구매나 도입 선언의 순서보다 칩의 어떤 레이어에 적용해 제조 단계를 얼마나 줄이는지에 달려 있다고 설명한다.

03High-NA EUV의 해상도와 아나모픽 광학

• EUV의 NA는 빛을 얼마나 넓은 각도로 받아 모으는지를 나타내며, 기존 장비는 0.33, High-NA는 0.55다.
• ASML은 High-NA가 한 번의 노광으로 기존 EUV보다 1.7배 작은 패턴을 찍을 수 있다고 설명한다.
• 넓어진 입사각으로 마스크 반사 문제가 생기자, ASML은 방향별 축소 배율이 다른 아나모픽 광학 구조를 적용했다.
• 기존 EUV는 마스크 회로를 가로·세로 동일하게 줄이지만, High-NA는 한 방향을 더 크게 축소해 웨이퍼상 길이가 절반이 되는 방향이 생긴다.
• High-NA 장비 가격은 대당 약 3억5천만~4억 달러로 추정된다고 소개됐다.

04하프필드와 대형 GPU의 스티칭 부담

• 기존 EUV의 1회 노광 영역은 26mm×33mm, 858㎟이지만 High-NA에서는 한 방향이 16.5mm가 돼 429㎟로 절반으로 감소한다.
• NVIDIA A100의 실리콘 칩 면적은 826㎟, H100은 814㎟로 기존 레티클 한계에 가까운 사례로 제시됐다.
• 블랙웰 데이터센터 GPU는 거대한 단일 실리콘 대신 레티클 한계에 가까운 칩들을 고속 연결하는 구조를 택했다.
• 큰 칩을 High-NA로 제작하려면 회로를 두 구역으로 나눠 노광하고 경계에서 연결하는 스티칭이 필요할 수 있다.
• 스티칭은 나노미터 단위 위치 정렬과 노광량 제어가 필요하며, 경계 주변 배선 간격을 넓히거나 복잡한 회로를 피해서 배치할 수도 있다.

056×12인치 마스크 전환과 생산성 일정

• 삼성과 ASML 등이 참여하는 논의 대상은 현행 마스크를 한쪽 방향으로 늘린 6×12인치 형태의 대형 마스크다.
• High-NA에서 더 크게 축소되는 방향으로 마스크 원본 영역을 늘리면, 기존 EUV와 비슷한 넓이의 영역을 다시 한 번에 노광할 수 있다.
• 대형 마스크는 기록 장비, 결함 검사 장비, 노광 장비 내부의 정밀 이송 장치까지 새 규격에 맞춰야 한다.
• ASML은 대형 마스크 시험 생산 라인을 2031년 목표로 공개했고, 새 규격의 전체 노광 시스템은 2033년까지 준비할 계획이다.
• ASML은 전환 성공 시 High-NA 시스템 생산성을 최대 40% 높일 수 있다고 로이터에 설명했으며, 이는 실제 양산에서 확인된 수치는 아니다.

06D램 적용의 멀티 패터닝 절감 효과

• D램은 개별 칩이 대형 GPU보다 작아 High-NA의 줄어든 노광 영역 안에 들어갈 경우 스티칭 없이 양산을 시작할 수 있다.
• D램 미세화에서는 원하는 패턴을 만들기 위해 패턴 분할과 가공을 반복하는 멀티 패터닝이 필요해질 수 있다.
• IME C는 차세대 D램의 특정 연결 패턴 연구에서 기존 0.33 NA EUV로 최소 3장의 마스크가 필요했던 작업을 High-NA에서는 1장으로 처리했다고 발표했다.
• 이는 전체 D램 공정이 3단계에서 1단계로 감소한다는 뜻이 아니라, 특정 패턴에서 멀티 패터닝을 없앤 결과다.
• 노광 면적이 절반이므로 작은 칩도 웨이퍼를 채우려면 노광 횟수가 늘 수 있으나, ASML은 마스크·웨이퍼 이송 속도 향상으로 부담을 줄였다고 설명한다.

07삼성·SK하이닉스의 2028년 D램 목표

• 삼성전자는 2028년 첨단 D램 양산에 High-NA를 적용하겠다는 목표를 밝혔으며, 발표 일정상 초기에는 현행 6인치 마스크를 사용할 전망이다.
• SK하이닉스는 2025년 9월 이천 M16 공장에 ASML 양산용 High-NA 장비 EXE 5200B를 설치했다고 발표했다.
• SK하이닉스는 당시 메모리 업계 최초의 양산용 High-NA 장비 설치를 강조했고, 이후 2028년 D램 양산 적용을 목표로 제시했다.
• 삼성이 언급한 메모리 업계 최초는 제품 양산 적용 목표이고, SK하이닉스의 최초는 장비 설치 기준이어서 기준이 다르다.
• 양사가 모두 2028년을 목표로 잡았으므로 실제 High-NA D램 양산의 선후는 아직 정해지지 않았다고 설명한다.
• TSMC·인텔의 로직 양산 전략 비교: TSMC는 2024년 A16 공정에 High-NA가 필수는 아니라고 밝혔고, 당시 공식적으로 제시한 이유는 장비 가격과 경제성이었다.
• TSMC·인텔의 로직 양산 전략 비교: TSMC는 A14를 High-NA 양산 도입보다 빠른 2028년에 양산할 예정이며, 개발은 계획대로 진행되고 수율도 일정보다 앞선다고 밝혔다.
• TSMC·인텔의 로직 양산 전략 비교: TSMC는 2030년부터 High-NA를 첨단 공정 대량 생산에 사용하겠다고 발표했고, ASML과 12인치 대형 마스크 전환도 추진한다.
• TSMC·인텔의 로직 양산 전략 비교: EXE 5200은 스티칭 미사용 조건에서 시간당 175장, 스티칭 사용 조건에서 135장의 웨이퍼 처리 성능이 제시돼 대형 칩의 부담을 보여준다.
• TSMC·인텔의 로직 양산 전략 비교: 인텔은 18A 기반 팬서 레이크 일부 제품의 특정 레이어에 High-NA를 양산 적용했으며, 2026년 9월 기준 누적 처리 웨이퍼 100만 장 이상과 기존 EUV 레이어와 유사한 수율을 밝혔다.

08용어 사전