| 항목 | 내용 |
|---|---|
| 발표 주체 | 화웨이 · SMIC(중국 최대 파운드리) |
| 목표 시점 | 2031년까지 1.4나노급 등가 밀도 달성 |
| 방법론 | Tau Scaling + Logic Folding (트랜지스터 축소 X) |
| 배경 | 미국의 EUV 노광장비 수출 제재 |
| 목표 지표 | 트랜지스터 밀도 155 → 238 MTr/mm², 코어 효율 41%↑ |
화웨이의 발표는 1.4나노 '공정 양산'이 아니라 등가 밀도를 달성하기 위한 '새 개념' 제시. 관련 구간
기존 무어의 법칙은 트랜지스터 셀 자체를 줄이는 방향이지만, 3나노·2나노 노드 명명은 이미 실제 트랜지스터 간격이 아니라 등가 밀도 표현. TSMC·삼성·인텔의 3나노도 실제 간격은 10~20나노 수준이며 FinFET·GAA 같은 3D 구조 효과로 성능 등가화. 화웨이는 여기에 패키징·배선·3D 적층을 더한 시스템 차원 엔지니어링으로 EUV 부재를 보완하려 함.
미중 갈등 속에서 SMIC는 사실상 화웨이 전용 파운드리로 수렴할 가능성. 칩 설계·EDA·패키징 모두 화웨이 우회 전략에 맞춰 정렬 필요. 단 이 접근은 화웨이 독점 비법이 아니라 글로벌 파운드리도 동일 방향으로 진행 중 — 진짜 차별점은 EUV 없이 같은 길을 가야 한다는 제약 하의 최적화.
| 항목 | 의문점 |
|---|---|
| 누설 전류(Leakage Power) | 핵심 신뢰성 지표 — 언급 없음 |
| 전압(VDD) 감소 폭 | 측정 조건·온도 미공개 |
| 양산 수율 | 3D 패키징 누적 수율 가능성 |
| 열 관리 | 로직 적층 시 열밀도 폭증, 냉각 난도 |
| EDA 지원 | 3D 검증 도구 생태계 미성숙 |
| 제조 비용 | 하이브리드 본딩·3D 적층 단가 부담 |
데이터 이동 비용이 연산 효율을 좌우하는 시대에 단순 연산 유닛 증가는 한계. 메모리·인터커넥트·패키지 시스템 차원 엔지니어링이 모든 파운드리의 공통 방향. 화웨이는 이를 'Tau Scaling'으로 브랜드화했을 뿐. 실제 1.4나노 달성 여부보다 EDA·패키징·SMIC 정렬이 얼마나 빨리 진행되는지가 관전 포인트.
| 용어 | 한줄 설명 | 비유/예시 |
|---|---|---|
| EUV | 극자외선 노광장비, 첨단 미세공정 필수 | 반도체 회로를 그리는 정밀 펜 |
| Tau (τ) | 신호가 이동·안정화되는데 걸리는 RC 시간상수 | 물이 파이프를 흐르는 데 걸리는 시간 |
| Logic Folding | 2D 회로를 3D로 접어 배선 거리 단축 | 도시를 빌딩 안에 수직으로 압축 |
| 하이브리드 본딩 | 두 칩을 미세 패드로 직접 결합하는 패키징 | 양면테이프 대신 미세 점합 |
| FinFET / GAA | 트랜지스터 3D 구조 설계 방식 | 평면→입체로 진화한 회로 |
| MTr/mm² | mm²당 백만 트랜지스터 수, 밀도 지표 | 평당 거주자 수 |
| 누설 전류 | 끄려는 트랜지스터에서 새는 전류 | 잠가도 새는 수도꼭지 |
| SMIC | 중국 최대 파운드리 회사 | 중국판 TSMC |